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画期的なシステム パフォーマンス、 これまでにない大容量、 低消費電力を実現したザイ リ ンクス UltraScale™ デバイスは、多くの次世代アプリ ケーシ ョ ンに最適な選択肢です。

ホワイ ト ペーパー : UltraScale アーキテクチャ

WP434 (v1.0) 2013 年 12 月 10 日

よ りスマートで高性能なシステムを実現するザイリンクスの UltraScale アーキテクチャ

著者 : Nick Mehta

大都市圏における信頼性の高い通信、高解像度の医療画像の撮影と送信、自宅での最新ヒ ット映画の視聴など、インテ リジェン ト な帯域幅への需要は飽く こ とな く増大しています。通信システムは、 厳しい電力バジェ ッ ト と予算の範囲内で、 ますます大量のデータを、 よ り高速のデータ レートで受信、 バッファ リ ング、 処理、 送信するこ とを求められています。

ザイ リ ンクスは、 システム メーカーの皆様がこのよ うな要求に応えられるよ うに、 業界初の ASIC ク ラスのプログラマブル アーキテクチャであるザイ リ ンクスの UltraScale アーキテクチャをベース とする Kintex® UltraScale™ デバイスおよび Virtex® UltraScale デバイスで強化されたシ リ コン機能を提供します。20nm プレーナ テク ノ ロジから 16nm FinFET およびそれ以降のテク ノ ロジまでスケーラブルに設計された UltraScale アーキテクチャは、実績のあるアーキテクチャ プラ ッ ト フォームに多くの革新的なアーキテクチャ機能を組み込み、第 2 世代の 3D IC テク ノ ロジを統合しました。 Vivado® Design Suite との協調最適化でデバイスの使用率とユーザーの生産性の向上をもたらす UltraScale アーキテクチャによって、ユーザーの皆様は、 よ り スマート なシステムを、 よ り少ないデバイスで、 よ り迅速に構築できます。

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よりスマートで高性能なシステムを実現するザイリンクスの UltraScale アーキテクチャ

市場の課題と ト レンド現在、 さまざまな市場とアプリ ケーシ ョ ンで、 システム帯域幅と処理性能の大幅な拡大が求められています。 有線ネッ ト ワーク ソ リ ューシ ョ ンは 100Gb/s の複数リ ンクから 400Gb/s を経て最大 1Tb/s へ、 デジタル ビデオ アプリ ケーシ ョ ンは 1080p から4K (Quad HD) を経て最大 8K (スーパー ハイビジ ョ ン) へ、無線ネッ ト ワークは 3G から LTE Advanced を経て NxN LTE Advancedへとそれぞれ進化しています。 多様なアプリケーシ ョ ンにおけるデータ スループッ ト要件の高度化は、 すべて同じ結果を、 すなわち ト ラフ ィ ッ クの増大とすべてのシステム コンポーネン トに対する要求の増大をもたらします (図 1 を参照)。

システム帯域幅の拡大と と もに、 システム内のコンポーネン トへの要求も増大します。各システム コンポーネン ト間で伝送されるデータ量が増え、 必要なバッファ リ ングとデータ処理も増えていきます。 その結果、 一般的に 512 ビッ ト～ 2,048 ビッ トのデータ バスが採用されるため、既存のアーキテクチャへの負担が増しています。 ザイ リ ンクスの UltraScale FPGA は、配線、クロ ッキング、 ロジッ ク構造を始めとするアーキテクチャ上のさまざまな機能強化や技術革新によ り、 これらの問題に対処します。

X-Ref Target - Figure 1

図 1 : Cisco VNI 社による世界の IP ト ラフ ィ ックの予測 (2011 年～ 2016 年)

110 EB

2016WP434_01_102813

87 EB

2015

69 EB

2014

55 EB

2013

43 EB

2012

Exabytes per MonthGlobal IP Traffic Forecast from Cisco VNI for 2011–2016

31 EB

2011

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成功のための基盤の構築ザイ リ ンクスは、 28nm 7 シ リーズ FPGA で、 次の 3 つの主要な技術革新によって UltraScale の基盤を構築しました。

1. シ リ コン プロセス テク ノ ロジ

2. 3D IC を実現するスタ ッ ク ド シ リ コン インターコネク ト (SSI) テク ノ ロジ

3. Vivado Design Suite

初期段階では、 TSMC 社と協力して、 高性能と低消費電力を両立させる 28HPL プロセスの開発に成功しました。 20nm では、UltraScale アーキテクチャに 20SoC プロセスを採用しました。 20SoC は 28HPL の後継プロセスであ り、 同じデザイン手法を使用して高性能と低総消費電力のバランスをとっています。

一部の Virtex-7 FPGA は、 業界を リードする革新的な SSI テク ノ ロジを使用して、 従来の製造プロセスで達成できる水準を超えた容量と性能を実現しました。UltraScale アーキテクチャをベース とする FPGA は、第 2 世代 SSI テク ノ ロジを採用して、性能と機能の限界をさらに押し上げています。

ザイ リ ンクスは、 プロセス とアーキテクチャの技術革新を補完するため、 28nm で Vivado Design Suite を導入しました。 VivadoDesign Suite は全く新しいインテ リ ジェン ト なソフ ト ウェア デザイン ツール スイートであ り、 ますます高密度化する今後数世代の FPGA および SoC に対応できる分析的な配置アルゴ リ ズムを搭載しています。 Vivado Design Suite の開発と導入によ り、ソフ ト ウェアの実行時間、 結果品質 (QoR)、 デザインの配置および配線が向上しただけでなく、 高速で広帯域の次世代データパスの問題に対して改善する必要がある、 7 シ リーズ アーキテクチャの重要な領域を特定できるよ うになり ました。 ザイ リ ンクスは、 このプロセスを協調最適化と呼んでいます。

20NM ULTRASCALE デバイスポート フォリオの紹介 : KINTEX ULTRASCALE デバイスと  VIRTEX ULTRASCALE デバイス

UltraScale アーキテクチャは、 ミ ッ ドレンジおよびハイエンドの非常に幅広いシステム要件とアプリ ケーシ ョ ンに対応する 2 つの高性能 FPGA ファ ミ リ (Kintex UltraScale デバイスと Virtex UltraScale デバイス) の基盤となり ます。 これらの 2 つのデバイスファ ミ リは同じアーキテクチャを共有していますが、 リ ソースの組み合わせ (DSP、 ブロ ッ ク RAM、 CLB など) が異なり ます。2 つのファ ミ リで基礎となるアーキテクチャが同一であるこ とは、 両ファ ミ リ内のブロッ ク (DSP、 ブロ ッ ク RAM、 CLB など)が同じ高性能を発揮できるこ とを意味します。

たとえば、 デジタル信号処理に最適化された Kintex UltraScale 20nm デバイス ファ ミ リは、 Kintex-7 FPGA と Virtex UltraScaleFPGA のいずれをもはるかに超えるデジタル信号処理能力を持ち、 大量の信号処理の要求に対応します。 64 個の ト ランシーバー、 800 以上の I/O、 79MB のブロ ッ ク RAM を搭載した Kintex UltraScale FPGA は、 旧世代の FPGA のハイエンド デバイスがターゲッ ト と していたアプリ ケーシ ョ ンに最適なソ リ ューシ ョ ンです。

Virtex UltraScale FPGA は、 最大 32.75Gb/s のデータ レート を実現する 104 個のト ランシーバーと強力なオンチップおよびオフチップ メモ リ性能を組み合わせて、 システム接続機能と スループッ ト をかつてないレベルまで引き上げます。 また VirtexUltraScale ファ ミ リは、 440 万ロジッ ク セル、 89MB のブロ ッ ク RAM、 1,400 以上のユーザー I/O を搭載した世界最大の FPGAである VU440 を搭載しています。

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表 1 に、 ミ ッ ド レンジおよびハイエンド製品に当たる 20nm および 28nm デバイスの最大性能のま とめを示します。 これらの数値は、 業界最高の DSP 帯域幅、 ト ランシーバー性能、 合計シ リ アル帯域幅、 エンベデッ ド メモ リ性能を示しています。

ザイ リ ンクスの 28nm 7 シ リーズ ミ ッ ド レンジ/ハイエンド デバイスおよび UltraScale デバイスは、 全体と してマルチノード製品ラインを構成します。 システム要件に応じて、 システム パフォーマンス、 消費電力、 コス ト の最適なバランスが得られる28nm または 20nm デバイス ファ ミ リ を選択できます。 ザイ リ ンクス 7 シ リーズ FPGA はこれまで非常に多くの導入実績があり、 業界を リードするシステム パフォーマンス、 電力効率、 費用対効果を実現してきました。

ザイ リ ンクス 28nm 7 シ リーズ デバイス製品ラインは、今後も多くのアプリ ケーシ ョ ンに最適なソ リ ューシ ョ ンを提供します。一方、 ザイ リ ンクスの UltraScale アーキテクチャは、 通信、 ネッ ト ワーク、 ビジ ョ ン、 信号処理の各アプリ ケーシ ョ ンの大きな潮流の中で求められている、 よ り高速でよ り スマート なシステムのデータフローおよびパフォーマンスの高度な要件に対応できます。

次世代の課題に対応する  ULTRASCALE の機能強化UltraScale アーキテクチャは、次世代システムおよびアプリ ケーシ ョ ンが要求する大量のデータを効率的に受信、バッファ リ ング、 処理、 送信できるよ うに、 28nm の堅固な基盤の上にアーキテクチャの機能強化を加えて構築されています。 内部データバスの広帯域化と物理データ信号処理の増加 (高速シ リ アル ト ランシーバー数の急激な増加によるオンチップへの移行) が進み、 デザインが複雑化するにつれて、 次のよ うな課題が明らかになり ます。

配線遅延がシステム全体の遅延に影響を与える

ク ロ ッ ク スキューが利用可能なタイ ミ ング マージンの大部分を消費する

最適でないロジッ ク パッキングによってシステム パフォーマンスが低下する

これらの課題に対処するには、 潜在的なボ トルネッ クを分析的に理解し、回避できるソフ ト ウェア エンジンが必要です。 このため、 ザイ リ ンクスは、 デザインを分析した上で問題が発生しそ う な箇所を特定し、 問題が発生する前に解決できるよ うに、Vivado Design Suite を開発しました。 ロジッ クを近くにま とめてパッ クするこ とで、 使用されるエレ メン ト間の配線長が削減され、 結果と して配線遅延と消費電力が削減されます。 さ らに、 近くにあるこれらのエレ メン ト を駆動するクロ ッ ク信号がデザイン内を移動する距離が短縮されるこ とで、 ク ロ ッ ク スキューが削減されます。

インテ リジェン トで分析的な Vivado ソフ ト ウェアを 28nm ノードで導入したザイ リ ンクスは、 次の段階で、 次世代アプリ ケーシ ョ ンの要求に応える機能強化をハードウェア アーキテクチャに加えました。

表1 : 20nm および 28nm デバイスの最大値

デバイス リソース Kintex‐7 Kintex UltraScale Virtex‐7 Virtex UltraScale

ロジッ ク セル 478 1,160 1,995 4,407

ブロ ッ ク RAM (MB) 34 76 68 115

DSP48 1,920 5,520 3,600 2,880

DSP の最大処理速度 (GMAC) 2,845 8,180 5,335 4,268

ト ランシーバー数 32 64 96 104

最大ト ランシーバー ライン レート (Gb/s) 12.5 16.3 28.05 32.75

最大ト ランシーバー帯域幅 (Gb/s) 800 2,086 2,784 5,101

PCI Express ブロッ ク 1 4 4 6

100G イーサネッ ト ブロ ッ ク – 2 – 7

150G Interlaken ブロ ッ ク – 1 – 9

メモ リ インターフェイス性能 (Mb/s) 1,866 2,400 1,866 2,400

I/O ピン 500 832 1,200 1,456

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使用率、 パフォーマンス、 実行時間を向上させる次世代配線方式

従来の FPGA アーキテクチャでは、 ロジッ ク リ ソースはインターコネク トの行と列からなる行列と してレイアウ ト されます。FPGA デバイスが数百万ロジッ ク セルの容量 (数千万個の ASIC ゲートに相当) まで大規模化するにつれて、(N の二乗に比例して増加する ) ロジッ ク と、 (N に比例して増加する ) インターコネク ト ト ラ ッ クの数の差が広がり、 必要なシステム パフォーマンス レベルを満たすデザインの配線を制約する要因となり ます。

UltraScale アーキテクチャは、 この問題に対処するため、 すべてのデバイス内でインターコネク ト ト ラ ッ ク数を増やして、 Aから B へのよ り直接的な経路を提供し、 最も高速で最も消費電力が小さい構成でロジッ ク リ ソースを接続するためにソフ トウェア ツールが利用できるオプシ ョ ンを増やします。 図 2 を参照してください。

これによ り、 デバイス内をはるかに高速に伝わるよ うにデータ信号を配線する課題に対応でき、 デザイン全体のパフォーマンスが向上します。 しかし、データ パフォーマンスが向上すれば、 クロ ッ ク パフォーマンスもそれに従って向上させる必要があり ます。

ASIC スタイルのクロッキングによるパフォーマンスの最大化

UltraScale アーキテクチャ以前の FPGA アーキテクチャでは、 グローバル ク ロ ッキング リ ソースがデバイスの中心部から周辺部に展開される 「幾何学的中心からの展開」 ク ロ ッキング方式を利用していたため、その間にスキューが累積されていました。この方式によ り、 多くの世代にわたって堅固なソ リ ューシ ョ ンが提供されてきましたが、 チップ全体の容量、 機能、 システムパフォーマンスが向上する と、 ク ロ ッ ク スキューがデザイン全体のタイ ミ ング バジェッ トに悪影響を及ぼす可能性があ り ます。 図 3 を参照して ください。

X-Ref Target - Figure 2

図 2 : UltraScale アーキテクチャへの配線の追加

Logic Cells Outgrowing Routing Tracks

Medium Device

Small Device Logic: 4Tracks: 2

N

N

Logic: 9Tracks: 4

Logic: 16Tracks: 6Large Device

Effect of RoutingResources andAnalyticalPlacement

Interconnect TracksO(N)

Logic CellsO(N2)

More & Faster Paths + Analytical PlacementClose the Gap and Deliver Full Routability

NWP434_02_112113

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UltraScale アーキテクチャではクロ ッ ク配線とバッファーが全面的に再設計され、 既存の FPGA アーキテクチャよ り もはるかに高い柔軟性を備えています。 水平方向および垂直方向に豊富なク ロ ッ ク配線 ト ラ ッ ク と ク ロ ッ ク分配 ト ラ ッ クを備えたUltraScale アーキテクチャは、数百個のグローバル ク ロ ッ ク バッファーも備えています。 UltraScale アーキテクチャは、従来のアーキテクチャに比べてグローバル ク ロ ッ ク バッファーの数が 20 倍に増え、 数千もの配置オプシ ョ ンを利用できます。 基本的に、 クロ ッ ク ネッ ト ワークの 「中心」 (すなわち、 ク ロ ッ ク スキューが累積し始める箇所) は、 UltraScale FPGA 内の任意のクロ ッ ク領域に配置できます。 したがって、 ASIC と同じ よ う に、 ク ロ ッ ク ネッ ト ワークを必要な箇所にのみ配置できます。UltraScale アーキテクチャは最小限のスキューで最も高速なクロ ッ ク ネッ ト ワークを提供し、 このネッ ト ワークは、 ソースからすべてのデスティネーシ ョ ンへクロ ッ ク信号を伝送するのに必要な電力しか消費しません。

CLB の削減による配線長の短縮

ク ロ ッ ク信号とデータ信号がロジッ ク リ ソースに到着した後、 UltraScale アーキテクチャは、 トータルインターコネク ト (すなわち、総配線長) の削減を目的と して、利用可能な リ ソースを最も効率的に利用できるよ うに、拡張された CLB を提供します。ザイ リ ンクスでは、既存の CLB 構造のすべての要素を分析し、どのよ うな方法でコンポーネン ト をよ り効率的に使用できるかを検討しました。 その結果得られた機能強化によ り、 Vivado ツールは、 はるかに多くの (通常別々の) コンポーネン ト を CLB内に配置し、 密にパッ ク されたデザインを実現できます。 このよ うなデザインは、 デバイス全体の使用率の最適化によ り、 高速で動作しながら最小限の電力しか消費しません。

CLB 構造に多くの変更が加えられたこ とで、パッキング オプシ ョ ンの柔軟性はさらに高ま り ます。すべての 6 入力 LUT は 2 つのフ リ ップフロ ップと組み合わされます。 各フ リ ップフロ ップが専用の入力および出力を持つため、 すべてのコンポーネン トは、ま とめて使用するこ と も、互いに全く無関係に使用するこ と も可能です。これらのフ リ ップフロ ップは、利用可能なクロ ック イネーブル信号数の倍増、 ク ロ ッ ク イネーブル ポートおよびリセッ ト ポート上のオプシ ョ ンの 「ignore」 信号、 同じ CLB内でアクティブ High および アクティブ Low の両方のリセッ ト フ リ ップフロ ップを許容するオプシ ョ ンの リセッ ト反転信号、シフ ト レジスタおよび分散 RAM 機能用の追加のク ロ ッ ク信号など、 フ リ ップフロ ップ制御信号の数と柔軟性の増大から メリ ッ ト を得ています。

X-Ref Target - Figure 3

図 3 : UltraScale のクロッキング アーキテクチャ

Balanced Skew

Balanced Skew

Balanced Skew

Clock Domain 2

Clock Domain 1

Clock Domain 3

UltraScale Clocking Architecture

Clocking I/O Logic GT Clock RootDistribution

ClocksRoutingClocks

WP434_03_111213

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よりスマートで高性能なシステムを実現するザイリンクスの UltraScale アーキテクチャ

UltraScale アーキテクチャの配線リ ソース量の増加、 クロ ッキング アーキテクチャの柔軟性の向上と と もに、 CLB 接続の飛躍的な増加によって、 密にパッ ク された高性能なデザインが可能とな り、 デバイス使用率の向上と総消費電力の削減が実現されます。 図 4 を参照して ください。

大量の I/O 帯域幅の提供

信号処理やデータ操作を実行する前に、 データがデスティネーシ ョ ンに到着している必要があ り ます。現在、 ターゲッ ト アプリ ケーシ ョ ンの要件ごとに開発された、多数のシ リアルおよびパラレル プロ ト コル標準が存在します。ほとんどの標準に共通するテーマは、総データ スループッ トの向上であ り、システム内でますます高いデータ レートで大量の情報を移動させるこ とです。

UltraScale FPGA との間のデータ転送は、高性能パラレル SelectIO™ プロ ト コルと高速シ リ アル ト ランシーバー接続を組み合わせて実行されます。 I/O ブロ ッ クは、 柔軟な I/O 標準と多数の I/O 電圧のサポートによ り、 最先端のメモ リ インターフェイスプロ ト コルとネッ ト ワーク プロ ト コルに対応します。 UltraScale アーキテクチャには 2 種類のシ リ アル ト ランシーバーがあ ります。 GTH ト ランシーバーは、 最大 16.3Gb/s でデータを転送し、 一般的なシ リ アル プロ ト コルに十分なパフォーマンスを提供します。 Virtex UltraScale デバイスは、 チップ間およびチップ-光デバイス間のアプリ ケーシ ョ ンに最大 32.75Gb/s の転送速度を実現する GTY ト ランシーバーも備えています。 GTY ト ランシーバーは、 28Gb/s バッ クプレーンのサポート も提供します。

UltraScale アーキテクチャ内のすべての ト ランシーバーは、 バッ クプレーンなどの非常に高損失のチャネル上のプロセス、 電圧、 および温度の変動を補償する連続自動適応等化機能をレシーバー内で提供します。 連続自動適応レシーバーは、 自動ゲイン制御 (AGC)、 連続時間リニア イコラ イザー (CTLE)、 マルチタ ップ判定帰還イコライザー (DFE) で構成されます。 UltraScaleト ランシーバーは、 連続自動適応レシーバー以外に、 非破壊 2D アイ スキャン機能を内蔵しているので、 ユーザーは、 ライブデータ ト ラフ ィ ッ クを通過させながら、 ク ロ ッ ク データ リ カバリ回路 (CDR) が認識する とおりにリ アルタイムでデータ信号を表示できます。 ユーザーは、 リ ンク マージンをインシステムでモニターし、 リ ンクの信頼性を最大限に高めるために必要な調整を加えるこ とができます。

UltraScale FPGA 内のすべての ト ランシーバーは、 PCI Express® Gen3 および Gen4 に必要なデータ レー ト をサポート します。PCI Express 用統合ブロ ッ クによ り、 最高で x8 Gen3 までのエンドポイン トおよびルート ポート デザインをサポート します。UltraScale デバイスには、100G イーサネッ トおよび 150G Interlaken 用の統合ブロッ クが新たに追加されました。これらのブロ ックは、 デバイス ロジッ クから作成された同等の IP コアに比べて、 デバイス リ ソースの消費量がはるかに少なく、 最大 90% 低い消費電力で動作します。 100G イーサネッ ト ブロ ッ クは、 10x10G または 4x25G と して構成できます。 Interlaken ブロ ッ クには、 12x12.5G または 6x25G の構成を想定しています。

UltraScale アーキテクチャのクロ ッキングおよび I/O カラムは、 DDR3 や DDR4 など、 非常に高性能のメモ リ インターフェイスの実装専用回路と組み合わされます。 UltraScale アーキテクチャは、 すべての I/O バンクに追加のクロ ッキング リ ソースが利用できるため、異なるデータ レートで動作する複数のメモ リ インターフェイスを同じ I/O バンク内にインプリ メン トできるので、 利用可能な I/O リ ソースを効率的に使用できます。

X-Ref Target - Figure 4

図 4 : ロジック  リソースの効率的な配置

Sub-optimal CLB PackingS

ub-o

ptim

al C

LB P

acki

ngOptimal CLB Packing

Opt

imal

CLB

Pac

king

WP434_04_111313

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総消費電力の削減

同等の消費電力でよ り大きな帯域幅を要求するアプリ ケーシ ョ ンでは、 ク ロ ッキング、 配線、 CLB の拡張によってデザインを強化するだけでは不十分です。消費電力には多くの要因が影響を与えます。ザイ リ ンクスは、UltraScale アーキテクチャの開発にあたり、プロセス テク ノ ロジ、ブロ ッ クレベルの低消費電力モード、細かく制御可能なクロ ッ ク ゲーティングから、最適なDSP パッキング、 専用のメモリ カスケード リ ソース、 ク ロ ッ ク配線のセグメン ト化まで、 あらゆる要因を検討しました。

ブロ ッ ク RAM のエンベデッ ド メモ リ ブロ ッ クは、 専用データ カスケード配線および出力多重化機能を備えており、 ダイナミ ッ ク消費電力を劇的に削減した、 大規模な高速ブロ ッ ク RAM アレイの構築が可能です。 すべての使用されていないブロ ック RAM はパワーダウンされます。 また、 各ブロ ッ ク RAM サイ ト を動作中にオフにし、 非常に短時間で再起動するこ とが可能です。 UltraScale アーキテクチャではデジタル信号処理性能が強化され、 処理の実行に必要な DSP ブロ ッ クの総数が削減されるので、 デザイン全体のサイズを縮小できます。 これによ り、 スタティ ッ ク消費電力とダイナミ ッ ク消費電力が大幅に削減される可能性があ り ます。

UltraScale アーキテクチャ内の GTH ト ランシーバーは、10G バッ クプレーン アプリ ケーシ ョ ンでの消費電力が大幅に削減されるよ うに最適化されています。 さ らに、 この ト ランシーバーは、チップ間またはチップ-光デバイス間のアプリ ケーシ ョ ンなどの低損失チャネル上でインターフェイスをと る場合にイネーブルにできる、 低消費電力モードを備えています。

UltraScale アーキテクチャの新しいクロ ッキング アーキテクチャは、 必要な箇所でのみクロ ッ クをド ラ イブできるため、 小さなロジッ ク セッ ト ごとにク ロ ッ クをオフにするこ とができ、 ゲーティングの細粒度がさらに向上します。

これらの消費電力削減のための技術革新と手法は、 すべて Vivado Design Suite と協調開発され、 協調最適化による高性能で低消費電力の FPGA アーキテクチャを実現します。

同じプラッ ト フォームの製品ファ ミ リ間の拡張性

ザイ リ ンクスは、 7 シ リーズ FPGA で、 最適化されたスケーラブルなアーキテクチャを導入し、 異なる FPGA ファ ミ リ内でも同じアーキテクチャ ブロ ッ クを設計可能にして、 異なるファ ミ リ間でのデザインの移行を容易にしました。 UltraScale アーキテクチャは、 この機能を継承した上、 Kintex UltraScale ファ ミ リ と Virtex UltraScale ファ ミ リ間のパッケージ フッ トプ リ ン トの互換性で補強し、 異なる リ ソースを組み合わせた派生製品や次世代製品へのデザインの拡張を可能にしました。 これによ り、システム全体または PCB デザインへの投資を保護しながら、容量、性能、消費電力またはコス トの要件に合わせて、 よ り高性能のデバイスまたは性能を抑えたデバイスを選択できます。 表 2 に、 Kintex UltraScale ファ ミ リおよび Virtex UltraScale ファ ミリのパッケージ フッ トプ リ ン トの移行を示します。

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よりスマートで高性能なシステムを実現するザイリンクスの UltraScale アーキテクチャ

よりスマートで高性能なシステムを実現する  ULTRASCALE アーキテクチャ

構成変更可能で再プログラム可能な FPGA は、 多くの用途に適合します。 いくつかの主要なアプリ ケーシ ョ ンに極めて高性能な UltraScale FPGA を採用する と、 非常に大きなメ リ ッ トが得られます。

ASIC プロ ト タイプおよびエミ ュレーシ ョ ン

28nm では、 SSI テク ノ ロジを採用した 200 万ロジッ ク セル (LC) FPGA である Virtex-7 2000T FPGA の登場によ り、デバイスの容量と性能が画期的に進化しました。 20nm では、 UltraScale アーキテクチャに第 2 世代 SSI テク ノ ロジが採用され、 440 万ロジッ ク セル、 90MB のオンチップ ブロ ッ ク メモ リ、 1,400 以上のユーザー I/O および 48 個のシ リ アル ト ランシーバーを搭載したデバイスである VU440 3D IC によ り、業界を リードするデバイス容量がさらに拡張されました。図 5 を参照してください。

表 2 :同一ファ ミ リ内および異なるファ ミ リ間の UltraScale デバイスの移行パス

パッケージ寸法 (mm)27x2731x31

35x35 40x40 42.5x42.5 45x45 50x50

Kintex UltraScale KU035

● ●

Kintex UltraScale KU040

● ●

Kintex UltraScale KU060

● ●

Kintex UltraScale KU075

● ● ●

Kintex UltraScale KU100

● ● ● ●

Kintex UltraScale KU115

● ● ● ●

Virtex UltraScale VU065

●

Virtex UltraScale VU080

● ● ● ●

Virtex UltraScale VU095

● ● ● ●

Virtex UltraScale VU125

● ● ● ●

Virtex UltraScale VU145

● ●

Virtex UltraScale VU160

● ●

Virtex UltraScale VU440

注記 : 1 フッ トプ リ ン トの互換性の範囲を網掛けの項目で示します。

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よりスマートで高性能なシステムを実現するザイリンクスの UltraScale アーキテクチャ

大規模 FPGA は、 ASIC プロ ト タイプおよびエミ ュレーシ ョ ン用デバイス と して、 これまでよ く使用されてきました。 5000 万ASIC ゲート と同等の容量を備えた VU440 デバイスは、 比類のないエミ ュレーシ ョ ン能力を発揮します。 VU440 デバイスで強化された機能には、 次のものがあ り ます。

デバイス配線およびクロ ッキングの大幅な増強

拡張された CLB によるデバイス パッキングの支援

3D IC の構築に使用されるプログラマブル ロジッ ク ダイである FPGA SLR (Super Logic Region) 間での帯域幅の段階的増加

Vivado Design Suite 内のインテ リジェン ト な配置アルゴ リズム

これらの進化によ り、 1 個の VU440 デバイスで、従来 2 個の 7V2000T FPGA に実装されていたデザインよ り もはるかに大規模なデザインを実装できます。

4x100G イーサネッ ト  MAC と  Interlaken 間のブリ ッジ

ソーシャル ネッ ト ワーキングおよび消費者向けビデオ アプリ ケーシ ョ ンの爆発的な増加や、エンタープライズ用およびデータセンター用に要求される極めて高い信頼性の条件に対応するために、 インテ リジェン ト なデータ処理への需要はかつてないレベルまで高まっています。データ配信を担当する有線通信インフラス ト ラ クチャは、システム内のリ ソースを増やし続けるか、またはド ライブ内でよ り多くのリ ソース とシステム インテ リジェンスを組み合わせてデータ処理を効率化するこ とによ り、これらの需要に追従していく必要があ り ます。 ギガビッ ト イーサネッ トのデータ レートは、 10G から 40G、 さ らには 100G 以上へと高速化しています。データがイーサネッ ト を介してライン カードに到着した後、高い柔軟性と拡張性を備えたチップ間のInterlaken プロ ト コルを使用して、 システム内の各種コンポーネン ト間の通信を行います (図 6 を参照)。

X-Ref Target - Figure 5

図 5 :複数の UltraScale FPGA を  ASIC プロ ト タイプ プラッ ト フォームとして使用した構成

X-Ref Target - Figure 6

図 6 : 4X100G 向けの Virtex UltraScale ソリューシ ョ ン

VU440 VU440

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VU440 VU440

5x25G

5x25G

4x10

0GIn

terla

ken

5x25G 4x10

0GC

MA

C Bridge+

User Logic

5x25G CFP4

CFP4

CFP4

CFP4

CAUI4 Interlaken

VU125 4x25G

4x25G

4x25G

4x25G

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よりスマートで高性能なシステムを実現するザイリンクスの UltraScale アーキテクチャ

専用の統合イーサネッ ト MAC/Interlaken IP コア リ ソースを多数搭載した Virtex UltraScale FPGA は、 新しい通信ライン カードで予想される、 4x100G イーサネッ ト MAC と Interlaken 間のブリ ッジ アプリ ケーシ ョ ンに最適です。

UltraScale FPGA の強化されたイーサネッ ト MAC および Interlaken IP コアは、 システムとユーザーに次のよ うな利点をもたらします。 統合された IP コアは、 同等の ソフ ト IP コア ソ リ ューシ ョ ンよ り もレイテンシが小さ く、 従来は不可能であったパフォーマンスを実現します。 Virtex UltraScale FPGA は、 一般的な機能に対して統合されたソ リ ューシ ョ ンを提供するため、 デザイン内に迅速に組み込むこ とができ、設計作業の生産性が向上します。設計者は、従来ソフ ト MAC ブロ ッ ク と Interlaken インターフェイス ブロ ッ クのインプ リ メ ン トに使用されていた FPGA リ ソースを使用して、 プ リパケッ ト処理、 タイム スタンプや他の機能を実行できます。利用可能な容量が大きいため、多数の FPGA および ASSP を 1 個の UltraScale FPGA に統合する以外に、 現在のライン カードに対する積極的な要求を満たすのに必要なインテ リ ジェンスをインプ リ メン トできます。 また、ネッ ト ワーク プロセッシング ユニッ ト (NPU) などの他のシステム コンポーネン トは、 よ り多くのサイクルを他の処理に振り向けるこ とができます。

Virtex UltraScale FPGA 内の高性能ト ランシーバーは、新しい光通信標準だけでなく、次世代の 25G バッ クプレーンにも対応します。 チップ-光デバイス間のアプリ ケーシ ョ ンで最大 32.75Gb/s をサポートする GTY ト ランシーバーは、 フォワード エラー訂正 (FEC) 用の追加オーバーヘッ ドを含む、 CFP2 および将来の CFP4 光デバイスをサポート します。 次世代の 25G バッ クプレーン (802.3bj および CEI-25G-LR など) 用には、 GTY ト ランシーバーはバッ クプレーン上でも高い信頼性での 28.21Gb/s 動作が可能です。アプリ ケーシ ョ ンがこれらの超高速ト ランシーバーを介してますます大量のデータを FPGA に供給する と、FPGAのコア アーキテクチャは、 システム内にボ トルネッ クが発生しないよ うに、必要なデータ処理機能を同じ く らい高速に効率的に実行する必要があ り ます。 Vivado Design Suite と協調最適化された UltraScale アーキテクチャは、配線リ ソースが劇的に増加しました。これらのリ ソース と CLB および ブロ ッ ク RAM の革新的な最適化機能を組み合わせて使う こ とで、高性能の広帯域データ バスをデバイス全体に簡単に配線できます。

スーパー ハイビジ ョ ン処理

100 万ロジッ ク セルを超える容量と、8,000GMAC/s 以上の デジタル信号処理性能を発揮する 5,500 個以上の高性能 DSP スライスを備えた Kintex UltraScale FPGA は、ビデオ処理アプリ ケーシ ョ ンに多くのメ リ ッ ト をもたらします。第 2 世代 SSI テク ノ ロジを採用した最大規模の Kintex UltraScale FPGA は、 複数の FPGA SLR を高い信頼性で組み合わせて、 デバイス ファ ミ リのライフ サイ クルの初期に超高性能デバイスを実現します。 UltraScale アーキテクチャをベース とするすべての FPGA にはメモ リPHY が統合されているので、 Kintex UltraScale デバイスは、 複数チャネルから入力されるデータを非常に効率的にバッファ リングできます。 UltraScale メモ リ インターフェイス アーキテクチャの進化によ り、 既存の FPGA アーキテクチャに比べて低レイテンシのメモ リ インターフェイスが低消費電力で動作できるため、 簡単に拡張して DDR4 メモ リ をサポートできます。 図 7を参照して ください。

8K ビデオ イ メージを数十メガピクセルの機器で処理する場合、 Kintex UltraScale FPGA のデジタル信号処理性能を活用できます。 もちろん、設計者はサイズ、重量、消費電力への厳しい制約を常に念頭に置く必要があ り ます。 UltraScale アーキテクチャをベース とする FPGA は、 SSI テク ノ ロジによる容量と性能の向上によ り、 他のソ リ ューシ ョ ンで複数のデバイスを必要とする処理を、 1 個の FPGA で実行できます。 ただちに得られる メ リ ッ ト と して、 ボードの複雑性と コス トの削減が、 サイズと重量に好ましい影響を与えます。 複数のデバイスの代わりに 1 個の FPGA を使用できるため、 I/O の数が削減され、 それによってシステムの総消費電力も削減されます。 UltraScale アーキテクチャをベース とする FPGA では、 ハード ウェアおよびソフ トウェアによる多くの電力最適化メカニズムが利用可能であ り、 消費電力と熱に敏感な筐体内の環境で高性能ビジ ョ ン処理システムに要求される、 さ らなる消費電力の削減が可能とな り ます。

X-Ref Target - Figure 7

図 7 : Kintex UltraScale デバイスによるスーパー ハイビジ ョ ン処理ソリューシ ョ ン

Image Processing,Video Processingand Connectivity

ImageSensor

CPU

DDR4

6G-SDI12G-SDI10G VoIP

KU115MIPI

SerialInterface

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よりスマートで高性能なシステムを実現するザイリンクスの UltraScale アーキテクチャ

無線リモート  ラジオ ヘッ ドのデジタル フロン ト  エンド

スマート フォン、 タブレッ トや他のネッ ト ワーク接続機器の普及と と もに、 データ利用量と常時接続への需要が急増しています。 こ う した需要に対処するため、 無線インフラス ト ラ クチャは、 マルチモードまたはヘテロジニアス ネッ ト ワーク内で各種の標準 (GSM、 WCDMA、 LTE) をサポート しなければな り ません。 このよ う な柔軟性はユーザーにとって非常に便利ですが、機器メーカーはラジオ マス トのデザインの複雑化という問題に直面します。分散型基地局アーキテクチャの一部である リモート ラジオ ヘッ ドは、 必要なマルチモードのサポート を提供します。 ラジオ ヘッ ドをマス トの高い位置でアンテナの隣に取り付ければ、 (伝送ライン損失が大幅に減少するため) システム パフォーマンスの観点から見て有利ですが、アンテナ マス トの頂点近くの小さな筐体に複雑な機能を盛り込むこ とにな り、 アクセス とサービスが難し くな り ます。 したがって、 システム コンポーネン ト を選択する際は、 信頼性、 消費電力、 冷却が重要になり ます。 図 8 を参照してください。

Kintex UltraScale FPGA は、次世代のリモート ラジオ ヘッ ドのデジタル フロン ト エンド アプリ ケーシ ョ ンに最適です。マス トの頂点のスペースに高い価値があるので、使用されるコンポーネン トは少ないほど望ましいと言えます。豊富な DSP リ ソースを搭載した Kintex UltraScale FPGA は、 ラジオ ヘッ ドのすべての信号処理機能 (アップコンバージ ョ ン、 ダウンコンバージ ョン、クレス ト ファ ク ター リ ダクシ ョ ン、プ リディ ス トーシ ョ ン) を実行するのに十分な機能を 1 個の FPGA 内に備えています。ワンチップ ソ リ ューシ ョ ンには、マルチチップ ソ リ ューシ ョ ンに比べて大きなメ リ ッ トがあ り ます。物理的フッ トプ リ ン トが小さ くなって PCB を小型化できる一方、 I/O 数が少ないので (したがって、 半田付けされる接合部が少ないので) システムの信頼性が向上するなど、 あらゆる条件が、 ユニッ トのサービスに関連した運用コス トの削減につながり ます。 さ らに、 UltraScaleアーキテクチャをベース とするすべての FPGA 内の高性能 DSP とブロ ッ ク メモ リは、 すべての FPGA スピード グレードで500MHz を超えるパフォーマンスを発揮するため、このよ うなタイプのコス ト重視のアプリ ケーシ ョ ンにメ リ ッ トがあ り ます。

Kintex UltraScale FPGA は、低消費電力アーキテクチャ と リ ッ ド レス フ リ ップチップ パッケージ採用の小型フォームファ クターによ り、 エアフローが極めて少ないために冷却性能が限られる筐体内の環境でも良好な性能を発揮します。 Kintex UltraScaleFPGA 内の最適化された ト ランシーバーは、現在のシ リ アル プロ ト コルに適合する性能 (9.8Gb/s CPRI、12.5Gb/s JESD204) を提供するだけでなく、消費電力を最適化した ト ランシーバー アーキテクチャを変えずに、次世代のシ リ アル プロ ト コルへと拡張するのに必要な拡張性も備えています。

まとめ今日の世界では、 よ り多くの情報を、 よ り迅速に、 よ り多くの宛先に届けるこ とが求められています。 その中で機器メーカーは、 よ り高度な性能と インテ リ ジェンスを自社のシステムで実現する必要があ り、 結果と して、 よ り多くのデータが (多くの場合、 よ り広帯域のデータ バスを使用して) よ り高速なデータ レートでシステム内を伝送されています。 従来の FPGA アーキテクチャにはいくつかのボ トルネッ クがあるため、 次世代の高性能アプリ ケーシ ョ ンを高い信頼性でインプリ メン トするこ とは困難です。 ザイ リ ンクスの UltraScale アーキテクチャは、 各種の市場およびアプリ ケーシ ョ ンにさまざまなメ リ ッ ト をもたらします。 UltraScale アーキテクチャをベース とするすべての FPGA は、 CLB の拡張、 デバイス配線の飛躍的な増加、 革命的な ASIC スタイルのクロ ッキング アーキテクチャ と、 高性能 DSP、 メモ リ インターフェイス PHY、 シ リ アル ト ランシーバーを組み合わせて、 システム パフォーマンスの限界を押し上げます。 優れたシステム パフォーマンス、 これまでにない大容量、各種の革新的な低消費電力機能を実現したザイ リ ンクスの UltraScale アーキテクチャは、 多くの次世代アプリ ケーシ ョ ンに最適な選択肢です。

X-Ref Target - Figure 8

図 8 : Kintex UltraScale を使用した無線リモート  ラジオ ヘッ ド  DFE のインプリ メンテーシ ョ ン

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OpticalModule

OpticalModule

Fb ADC

0

7

12.5G

0

7

0

1

9.8G

DUC CFR DPD

DDC

ADC

RF

Bas

eban

d

CP

RI

JES

D20

4B DAC

Processor

TX

RX

491 MHz

DDR4

7

0

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よりスマートで高性能なシステムを実現するザイリンクスの UltraScale アーキテクチャ

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2013 年 12 月 10 日 1.0 初版