ザイリンクスの高速シリアル I/O ソリューションによる 10G …...RXP/N[3..0] 10G/40G Speed Select X20137-011518 ハードウェアアーキテクチャ XAPP1326

XAPP1326 (v1.0) 2018 年 2 月 2 日 1japan.xilinx.com

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

概要

このアプリケーションノートでは、高速シリアル I/O リンクを使用して 10Gb/s と 40Gb/s を動的に切り替えるイーサネットデザインについて説明します。リファレンスデザインは、ザイリンクスのイーサネットソリューションおよび GTH トランシーバーを使用してイーサネットインターフェイスを構築しています。 10G Ethernet PCS/PMA (物理コーディングサブレイヤ/物理媒体接続部) コアとのインターフェイスに使用されるトランシーバーは、 40G Ethernet PCS/PMA IP コアに必要な 4 つのトランシーバーのうちの 1 つでもあります。レートはトランシーバーのダイナミックリコンフィギュレーションポート (DRP) を介して切り替えます。

このアプリケーションノートのリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。デザインファイルの詳細は、「リファレンスデザイン」を参照してください。

リファレンスデザイン

リファレンスデザインは、 10GbE と 40GbE をサポートする次のザイリンクスイーサネット IP コアをベースにしています。

• 10G/25G High Speed Ethernet Subsystem

• 40G/50G High Speed Ethernet Subsystem

これらの IP コアの詳細は、『10G/25G 高速 Ethernet Subsystem 製品ガイド』 (PG210) [参照 1] または『40G/50G 高速 Ethernet Subsystem 製品ガイド v2.1』 (PG211) [参照 2] を参照してください。

2 つのインターフェイスは互いの代替オプションです。すなわち、10GbE は 40GbE インターフェイスに使用される 4 つの SerDes の 1 つを利用するものです。インターフェイスでは、 1x 10GbE (10.3125Gb/s の 1 レーン) と 1x 40GbE (10.3125Gb/s の 4 レーン) がサポートされます。 10Gb/s での動作時には、消費電力を制限するために使用していないトランシーバーはパワーダウンされます。アクティブなインターフェイスは、シングルビットポートを駆動することでいつでも選択可能です。リアルタイムでの変更には複雑な処理が伴いますが、これは IP コアが担います。すべてのカスタマイズは、 IP カタログから生成される IP コアではなく、トランシーバーラッパーに含まれます。したがって、 IP コア全体を異なるバージョンのツールに簡単に移植できます。 UltraScale™ および UltraScale+™ デバイスの場合、この切り替え可能 IP は Vivado® Design Suite 2017.3 でシミュレーションおよびテストされています。

アプリケーションノート : UltraScale および UltraScale+ デバイス

XAPP1326 (v1.0) 2018 年 2 月 2 日

ザイリンクスの高速シリアル I/O ソリューションによる 10G と 40G イーサネットの動的切り替え著者: Antonello Di Fresco、 Paolo Novellini

https://japan.xilinx.com

https://japan.xilinx.com/cgi-bin/docs/ctdoc?cid=b9cb7156-b596-4a1a-a633-601a91251a1f;d=xapp1326-10g-40g-switching.zip

https://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1326&Title=%26%2312470%3B%26%2312452%3B%26%2312522%3B%26%2312531%3B%26%2312463%3B%26%2312473%3B%26%2312398%3B%26%2339640%3B%26%2336895%3B%26%2312471%3B%26%2312522%3B%26%2312450%3B%26%2312523%3B%20I%2FO%20%26%2312477%3B%26%2312522%3B%26%2312517%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%26%2312395%3B%26%2312424%3B%26%2312427%3B%2010G%20%26%2312392%3B%2040G%20%26%2312452%3B%26%2312540%3B%26%2312469%3B%26%2312493%3B%26%2312483%3B%26%2312488%3B%26%2312398%3B%26%2321205%3B%26%2330340%3B%26%2320999%3B%26%2312426%3B%26%2326367%3B%26%2312360%3B&releaseVersion=1.0&docPage=1

リファレンスデザイン


このアプリケーションノートのリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。表 1 に、リファレンスデザインの詳細を示します。

表 1: リファレンスデザインの詳細

パラメーター説明

全般

開発者ザイリンクス

ターゲットデバイス UltraScale および UltraScale+ デバイス

ソースコードの提供あり

ソースコードの形式 Verilog

既存のザイリンクスアプリケーションノート / リファレンスデザイン、またはサードパーティからデザインへのコード /IP の使用

10G/25G High Speed Ethernet Subsystem v2.140G/50G High Speed Ethernet Subsystem v2.1

シミュレーション

論理シミュレーションの実施あり

タイミングシミュレーションの実施なし

論理シミュレーションおよびタイミングシミュレーションでのテストベンチの利用

あり

テストベンチの形式 Verilog

使用したシミュレータ /バージョン Vivado simulator 2017.3

SPICE/IBIS シミュレーションの実施なし

インプリメンテーション

使用した合成ツール/バージョン Vivado synthesis 2017.3

使用したインプリメンテーションツール/バージョン Vivado implementation 2017.3

スタティックタイミング解析の実施あり

ハードウェア検証

ハードウェア検証の実施あり

使用したハードウェアプラットフォーム KCU105 および ZCU102 評価ボード


https://japan.xilinx.com/cgi-bin/docs/ctdoc?cid=e99515f5-6441-40d7-be43-1200fff3916f;d=xapp1307-1g-10g-switching.zip


ハードウェアアーキテクチャ



図 1 に、リファレンスデザインのブロック図を示します。

トランシーバーは 10GbE および 40GbE IP コアから得られ、これらのコアは共通の PHY を共有します。この構造は、トランシーバーのクロック、リセット、スタートアップを管理するロジックによってサポートされます。

イーサネットコアは独立しており、トランスミッター側は 2:1 マルチプレクサーによって選択可能です。適切なレートに対応するために、トランシーバーの一部の属性を変更する必要があります。この操作は DRP コントローラーによって管理されます。 2:1 マルチプレクサーと DRP コントローラーは、ユーザーによって駆動される共通の信号を使用してアクティブなイーサネットコアイーサネットコアを選択し、トランシーバーを動的に再構成します。属性の値はデザインによって定義され、 DRP コントローラーに格納されます。

X-Ref Target - Figure 1

図 1:ハードウェアブロック図

AX14-StreamInterface 64-bit 10G

EthernetMAC

10GEthernet

PCS/PMAXGMII

AX14-StreamInterface 128-bit 40G

EthernetMAC

40GEthernet

PCS/PMAXLGMII

GTHE4

DRP Controller

TXP/N[3..0]

RXP/N[3..0]

10G/40G Speed Select

X20137-011518





クロックとリセット

10GbE と 40GbE IP コアはデータパス幅が異なるため、クロッキングアーキテクチャは 10G と 40G で異なります。 10GbE コアのレシーバーおよびトランスミッターのデータパス幅は 64 ビットです。したがって、コア周波数は 156.25MHz になります (図 2 参照)。

40GbE コアのレシーバーおよびトランスミッターのデータパス幅は、 1 つのトランシーバーで 32 ビットです。したがって、コア周波数は 312.5MHz になります (図 3 参照)。


図 2: 10GbE のクロッキングアーキテクチャ

GTHE4RXOUTCLK

RXUSRCLK2RXUSRCLK

BUFG_GT

BUFG_GT

RXUSRCLK2 156.25 MHz312.5 MHz

RXUSRCLK 312.5 MHz

To Core

10G

X20138-120517


図 3: 40GbE のクロッキングアーキテクチャ

GTHE4RXOUTCLK

RXUSRCLK2RXUSRCLK

BUFG_GTRXUSRCLK2 312.5MHz312.5MHz

To Core

40G

RXUSRCLK 312.5MHz

X20139-120517





両方のクロック構造をサポートするために、図 4 に示すように BUFG_GT 機能を使用して分周器を動的に変更することにより、アーキテクチャが変更されています。この構造は、トランスミッター側とレシーバー側の両方に当てはまります。

2 つの IP コアは、同じクワッド内の同じクワッド位相ロックループ (QPLL) を共有します。このため、コードは単一の共通セルを持つように変更されています。リセットアーキテクチャは完全に独立しており、各 IP コアには独自の専用ロジックがあります。


図 4:新しいクロッキングアーキテクチャ

GTHE4RXOUTCLK

RXUSRCLK2RXUSRCLK

DIV

BUFG_GT

BUFG_GT

RXUSRCLK2 156.25/312.5 MHz312.5 MHz

RXUSRCLK 312.5 MHz

To Core

10G/40G

001 (10G)

000 (40G)

DRPController

10G/40G Speed Select

01

X20140-011518





データパス

10G イーサネットでは GTHE チャネルのユーザーデータパス幅は 64 ビットとして構成され、 40G イーサネットではユーザーデータ幅は 32 ビット x 4 チャネル = 128 ビットとして構成されます。データパスは、両方のデータ幅をサポートするように変更されています。データパスの接続の詳細は、図 5 を参照してください。

GTHE チャネル 0 は、 10GbE と 40GbE に共有されるトランシーバーです。 10GbE と 40GbE ではデータ幅が異なるため、選択したイーサネットコアに応じて、このトランシーバーの一部の属性を設定する必要があります。この設定は、 DRP コントローラーによって管理されます。 DRP コントローラーブロックは、スピードセレクターが Low (10G) または High (40G) にアサートされるたびに、トランシーバーを自動的に再構成します。起動時のデフォルトの構成は 40G です。


図 5:データパス

10GCore

40GCore

10GCore

40GCore

userdata_tx[127:0]

userdata_tx[127:0] [127:64]=0

10G Wrapper

40G Wrapper

GTHE4 CHANNEL 0

GTHE4 CHANNEL 1

GTHE4 CHANNEL 2

GTHE4 CHANNEL 3

128 512

64 128128

128

128

128

128

128

128

128128 128

64

128

128

128

128512

DRP Controller

10G/40G speed select

TXDATA [127:0] RXDATA [127:0]




GT Wrapper

X20141-120517





ラッパーインターフェイス

リファレンスデザイン top.v は、カスタマーデザイン内に直接インスタンシエートすることも、テストベンチ top_test を使用して KCU105 および ZCU102 評価ボード上でテストすることも可能です。 10G および 40G コアのポートは、ラッパー top_inst (top.v) に接続されます。これらのポートは、 IP コアの選択された構成に従います。 top_inst は、ハードウェア内での論理シミュレーションおよびテスト用のテスト /デバッグロジックに接続される top_test 内にインスタンシエートされます (図 6 参照)。

これらのポートは、 // 10G PORTS と // 40G PORTS という 2 つのグループで構成されるモジュール top.v 内で利用できます。top.v 内のポートの説明と使用方法については、『10G/25G 高速 Ethernet Subsystem 製品ガイド』 (PG210) [参照 1] または『40G/50G 高速 Ethernet Subsystem 製品ガイド v2.1』 (PG211) [参照 2] を参照してください。


図 6: リファレンスデザインの構造

X20098-113017





最上位の top_test.v 内の汎用 I/O は、リファレンスデザインの制御用に提供されています。表 2 に、最上位の top_test.v 内のユーザー入力ポートとユーザー出力ポートを示します。

表 2: top_test.v 内のポート一覧

名前サイズ方向説明

sys_rst 1 入力グローバルシステムリセット

gt_refclk_p 1 入力トランシーバーへの差動入力クロック、 156.25MHz

gt_refclk_n 1 入力トランシーバーへの差動入力クロック、 156.25MHz

gt_rxp_in_0 1 入力レーン 0 の差動シリアルトランシーバーレシーバー入力

gt_rxn_in_0 1 入力レーン 0 の差動シリアルトランシーバーレシーバー入力

gt_txp_out_0 1 出力レーン 0 の差動シリアルトランシーバートランスミッター出力

gt_txn_out_0 1 出力レーン 0 の差動シリアルトランシーバートランスミッター出力













gt_10g40g_sel 1 入力 10G/40G スピードセレクト

clk_in_p 1 入力 300MHz ステーブル/フリーランニング入力クロック

clk_in_n 1 入力 300MHz ステーブル/フリーランニング入力クロック

restart_tx_rx 1 入力パケットジェネレーターおよびパケットモニターがアイドル状態のとき、この信号を使用してデータサニティーテスト用のパケットの生成と受け入れを再開します。

rx_gt_locked_led_10G 1 出力 10GbE トランシーバーロックを示します。

rx_block_lock_led _10G 1 出力 10GbE コアブロックロックを示します。

rx_gt_locked_led_40G 1 出力 40GbE トランシーバーロックを示します。



DRP コントローラー


10GbE IP と 40GbE IP の機能とアーキテクチャの詳細は、『10G/25G 高速 Ethernet Subsystem 製品ガイド』 (PG210) [参照 1] または『40G/50G 高速 Ethernet Subsystem 製品ガイド v2.1』 (PG211) [参照 2] を参照してください。


DRP コントローラーブロックは、『ザイリンクスの高速シリアル IO ソリューションによる 1G と 10G イーサネットの動的切り替え』 (XAPP1243) [参照 3] に付属のコードを、このリファレンスデザイン向けにカスタマイズして使用します。

DRP コントローラーブロックは、スピードセレクターが Low (10G) または High (40G) にアサートされるたびに、トランシーバーを自動的に再構成します。 DRP コントローラーのクロックとして、ステーブル/フリーランニングクロックが使用されます。このクロックは、トランシーバーの DRP ポートにアクセスする必要があるデザイン内のすべてのロジックにも使用されます。起動時には、すべてのポートが 40Gとして構成されます。

DRP コントローラーは、対応するトランシーバーレジスタに属性値を書き込むために有限ステートマシン (FSM) を実装します。 FSM は、ステーブルクロックによって同期化され、マルチプレクサーのセレクトライン (ユーザー入力) のトリガーに基づいて動作します。両プロトコル (10G および 40G) のトランシーバーの属性値は、 DRP コントローラーの ROM 内にハードコードされて格納されます。 DRP コントローラーの出力は、トランシーバーの DRP インターフェイスにマップされます。実装された FSM は、標準の手順に従って UltraScale デバイスの GTH トランシーバーの DRP レジスタに対して読み出しまたは書き込みを実行します。詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 4] を参照してください。図 7 に DRP コントローラーの FSM フロー図を示します。

rx_block_lock_led _40G 1 出力 40GbE コアブロックロックを示します。

completion_status

5 出力この信号は次のステータス /結果を示します。

• 5'd0: テストは実行されなかった

• 5'd1: 10GE/40GE コアテストが正常に完了した

• 5'd2: どのレーンもブロックロックを達成していない

• 5'd3: ブロックロックを達成していないレーンがある

• 5'd4: 一部のレーンがブロックロックの達成後にブロックロックを失った

• 5'd5: どのレーンもレーン同期を達成していない

• 5'd6: 同期を達成していないレーンがある

• 5'd7: 一部のレーンが同期の達成後に同期を失った

• 5'd8: アライメントステータスまたは rx_status を達成していない

• 5'd9: アライメントステータスと rx_status の両方の達成後にアライメントステータスまたは rx_status を失った

• 5'd10: トランスミッターのタイムアウト

• 5'd11: トランスミッターデータが送信されていない

• 5'd12: 受信パケット数と送信パケット数が一致しない

• 5'd13: 受信バイトの総数と送信バイトの総数が一致しない

• 5'd14: プロトコルエラーが検出された

• 5'd15: 受信パケットにビットエラーが検出された

• 5'd31: テストがリセット状態で停止した

表 2: top_test.v 内のポート一覧 (続き)

名前サイズ方向説明






図 7:デザインフロー

RESTART

ADDRESS

BITMASK

BITSET

WRITE

GT_RST

X20142-120517





図 7 に示す各ステートの説明は、表 3 を参照してください。

表 3:有限ステートマシンの説明

State 説明

RESTART ROM の開始アドレスと出力値が 0 に初期化されます。

WAIT_LOCK FSM はチャネル位相ロックループ (CPLL) ロック (1G の場合) または QPLL ロック (10G の場合) をポーリングします。 PLL がロックすると、 FSM は次のステートへ遷移します。

WAIT SENFSM は、マルチプレクサーセレクトラインの値 (ユーザー入力) がトグルして、以前の 10G レートの設定から 1G レートの設定 (またはその逆) に変更されるまで、このステートで待機します。このトリガーに基づいて、ROM から属性値をフェッチするための開始アドレスが割り当てられます。

ADDRESS このステートでは、トランシーバーレジスタの読み出し動作が有効になり、属性レジスタのアドレスがセットされます。

WAIT_A_DRDY 書き込み動作を確認するために、ロジックが読み出しを実行します。したがって、属性値は読み出された後に変更されます。このステートでは、トランシーバーからの READY 信号のアサートをポーリングします。

BITMASK このステートでは、属性レジスタの変更されないビット部分がマスクされます。

BITSET このステートでは、属性レジスタのビットがセットされます。

WRITE 対応するレジスタ属性の新しい値が、対応するレジスタの各ビットに書き込まれます。

WAIT_DRDY このステートでは、正常な書き込み動作に対する肯定応答として、トランシーバーからの READY 信号のアサートをポーリングします。

REGISTER COUNT このステートでは、変更される属性レジスタの合計数がモニタリングされます。 FSM は、レジスタカウントが 0 になるまで ADDRESS ステートに遷移し、すべてのレジスタに書き込みが実行されることを示します。

GT_RST 書き込まれた新しい属性値を適用するために、トランシーバーチャネルがリセットされます。 FSM は WAIT LOCK ステートへ遷移後、 SEN 立ち上がり信号を取得するまで、 WAIT_SEN ステートを維持します。



イーサネットコアのコンフィギュレーション



図 8 ～図 15 に示すオプションを選択して、 10G と 40G の 2 つのイーサネットコアを生成します。

10G/25G Ethernet Subsystem のコンフィギュレーション


図 8: ［10G/25G Ethernet Subsystem］ – ［Configuration］

X20099-113017





10G/25G Ethernet Subsystem の MAC オプション


図 9: ［10G/25G Ethernet Subsystem］ – ［MAC Options］

X20105-113017





10G/25G Ethernet Subsystem のトランシーバーの選択とコンフィギュレーション


図 10: ［10G/25G Ethernet Subsystem］ – ［Transceiver Selection and Configuration］

X20110-113017





10G/25G Ethernet Subsystem の共有ロジック


図 11: ［10G/25G Ethernet Subsystem］ – ［Shared Logic］

X20111-113017





40G/50G Ethernet Subsystem のコンフィギュレーション


図 12: ［40G/50G Ethernet Subsystem］ – ［Configuration］

X20112-113017





40G/50G Ethernet Subsystem の MAC オプション


図 13: ［40G/50G Ethernet Subsystem］ – ［MAC Options］

X20113-113017





40G/50G Ethernet Subsystem のトランシーバーの選択とコンフィギュレーション


図 14: [40G/50G Ethernet Subsystem] – [Transceiver Selection and Configuration]

X20121-113017





40G/50G Ethernet Subsystem の共有ロジック


図 15: [40G/50G Ethernet Subsystem] – [Shared Logic]

X20122-113017



テストベンチのシミュレーション



10G コアおよび 40G コア、スイッチングロジック、 DRP のコンフィギュレーションは、ビヘイビアーシミュレーションで検証されています。テストベンチが提供され、 Vivado シミュレータでテストされます。このテストベンチはまず 40G のシミュレーションを開始します。 40G テストの完了後、 10G テストに切り替えます。次に再び 40G テストを実行し、完了後に再び 10G テストに切り替えます。

シミュレーションログ全体を次に示します。

Vivado Simulator 2017.3

Time resolution is 1 fs

+++++++++++++++++++++++++++++++++++++++++++++++++++++++

++++++++++++++ 40G Ethernet ++++++++++++++++

+++++++++++++++++++++++++++++++++++++++++++++++++++++++

INFO : SYS_RESET RELEASED TO 40G CORE

INFO : WAITING FOR THE GT LOCK..........

INFO : GT LOCKED

INFO : WAITING FOR RX_ALIGNED..........

INFO : RX ALIGNED

INFO : CORE Version is 2.3

INFO : Sanity Completed and Passed

INFO : CORE TEST SUCCESSFULLY COMPLETED and PASSED

INFO : Test Completed Successfully

+++++++++++++++++++++++++++++++++++++++++++++++++++++++

++++++++++++++ 40G -> 10G Switching +++++++++++++++

+++++++++++++++++++++++++++++++++++++++++++++++++++++++



INFO : GT LOCKED

INFO : WAITING FOR RX_BLOCK_LOCK..........

INFO : CORE 10GE RX BLOCK LOCKED

INFO : WAITING FOR COMPLETION STATUS..........

INFO : COMPLETION_STATUS = 5'b00001




+++++++++++++++++++++++++++++++++++++++++++++++++++++++

++++++++++++++ 10G -> 40G Switching +++++++++++++++

+++++++++++++++++++++++++++++++++++++++++++++++++++++++



INFO : GT LOCKED

INFO : WAITING FOR RX_ALIGNED..........

INFO : RX ALIGNED

INFO : CORE Version is 2.3








+++++++++++++++++++++++++++++++++++++++++++++++++++++++

++++++++++++++ 40G -> 10G Switching +++++++++++++++

+++++++++++++++++++++++++++++++++++++++++++++++++++++++



INFO : GT LOCKED

INFO : WAITING FOR RX_BLOCK_LOCK..........

INFO : CORE 10GE RX BLOCK LOCKED

INFO : WAITING FOR COMPLETION STATUS..........

INFO : COMPLETION_STATUS = 5'b00001




Simulation Stopped

図 16 に、ビヘイビアーシミュレーションの波形を示します。


図 16:波形ビヘイビアーシミュレーション

X20123-113017





図 16 に示すすべての信号の詳細は、表 4 を参照してください。

表 4:波形信号の説明

信号説明

gt_10g40g_sel マルチプレクサーセレクター、 1 = 40G、 0 = 10G

restart_tx_rx パケットジェネレーターのテストパターンを再開します。

completion_status テスト結果、 1 = テストは正常に完了した

rx_gt_locked_led_10G gt_10g40g_sel = 0 の場合、 resetdone がアサートされたときのトランシーバーロック

rx_aligned_led_10G gt_10g40g_sel = 0 の場合、値が 1 のときは、 PCS レーンがアライメントされ、レシーバーパスがアライメントされ、パケットデータを受信できることを示します。

rx_gt_locked_led_40G gt_10g40g_sel = 1 の場合、 resetdone がアサートされたときのトランシーバーロック

rx_aligned_led_40G gt_10g40g_sel = 1 の場合、値が 1 のときは、すべての PCS レーンがアライメントおよびスキュー調整され、レシーバーパスがアライメントされ、パケットデータを受信できることを示します。

qpll_locked トランシーバーの QPLL は正しいクロックを受信し、ロックされています。

gt_x_x_loopback トランシーバーポートおよびレシーバーポートの外部ループバック

rst_gt 値が 1 の場合は、 DRP コントローラーがトランシーバーの再構成を完了し、デザインのマスターリセットを生成したことを示します。

tx_sent_count_int 送信された 10G/40G パケット

rx_packet_count_int 受信した 10G パケット

synced_rx_packet_count 受信した 40G パケット

tx_done 送信された 10G/40G 最終パケット

txpd トランスミッターパワーダウンポート、 11 は 1 つのトランシーバーをパワーダウン、40G = 00000000、 10G = 11111100

rxpd レシーバーパワーダウンポート、 11 は 1 つのトランシーバーをパワーダウン、40G = 00000000、 10G = 11111100



リファレンスデザインファイル


リファレンスデザインファイル

このリファレンスデザインはザイリンクス KCU105 および ZCU702 評価ボード用です。どちらもディレクトリ構造は同一です。図 17 に、 Kintex® UltraScale デバイス (KCU105) デザインファイルのディレクトリ構造を示します。

KCU105 フォルダーには、表 5 に示すハードウェアデザイン成果物が格納されます。

readme.txt ファイルにはフォルダー構造、ツールバージョン、およびリビジョンの詳細が記載されています。

デザインに付属の loc_timing.xdc ファイルに定義されたピン配置は、 FMC1 コネクタに接続されたトランシーバーを使用します。必要に応じてピン配置を変更し、トランシーバーポートの位置を変更できます。


図 17:ディレクトリ構造

表 5:ハードウェアデザイン成果物

フォルダー名説明

Board ボードテストに必要なすべてのスクリプトとプログラミングファイルが含まれる

sources/constraints I/O およびタイミング制約ファイルが含まれる

sources/hdl ソースコードファイルが含まれる

sources/ip_catalog デザインに必要なザイリンクス IP コアが含まれる

sources/testbench シミュレーション用のテストベンチファイルが含まれる

vivado/scripts コマンドラインおよび Vivado Design Suite IDE モードで使用できる、 Windows および Linux オペレーティングシステム用のデザイン作成スクリプトが含まれる

ready_to_test KCU105 評価ボードをコンフィギュレーションするためのプログラミングファイルが含まれる

X20124-113017



プロジェクトの作成


プロジェクトの作成

KCU105 評価ボード用の kintex_ultrascale_10g_40g.tcl スクリプトまたはZCU102 評価ボード用の zynq_ultrascalep_mpsoc_10g_40g.tcl スクリプトを使用して、 Vivado ツールプロジェクトを作成します。スクリプトは、 Vivado ツール用に構成されたシェル、または GUI 内で利用可能な Tcl コンソールから source で実行できます (図 18 参照)。

たとえば、 KCU105 評価ボード用のプロジェクトを作成するには、シェルからスクリプトディレクトリに移動し、次のコマンドを実行します。

vivado -mode tcl -source kintex_ultrascale_10g_40g.tcl

GUI 内では、スクリプトディレクトリに移動し、 kintex_ultrascale_10g_40g.tcl を source で実行します。スクリプトは、デザインのインプリメンテーションおよびシミュレーションに必要なすべてのデザインファイルをインポートすることにより、プロジェクトを作成します (図 19 参照)。


図 18: Tcl コンソール

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リファレンスデザインの保守管理



このセクションでは、Vivado Design Suite のアップデートまたは IP コアの新バージョンに合わせたリファレンスデザインの保守管理について詳しく説明します。IP コアは GT サブコアをサンプルデザインに含めるように生成されます ([Include GT subcore in sample design] がオン)。すなわち、このオプションをオンにしなければ、トランシーバーに関連するすべてのファイルはコアに含まれません。変更されたすべてのリファレンスデザインファイルは、トランシーバー側に含まれます。 IP コアを生成すると、コアは 2 つのメインブロックとして構築されます。たとえば、 10G は、コア用の eth_10g とトランシーバー用の eth_10g_gt_0 です。2 つのメインブロックのそれぞれに、ザイリンクスコアインスタンス (XCI) ファイルが生成されます。 XCI ファイルは IP のコンフィギュレーション全体を格納します。


図 19:デザインソースファイル

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デザイン内の eth_10g_gt_0.xci の IS_MANAGED プロパティの値は false に設定されています。これは、トランシーバーに含まれるすべてのファイルは再生成されないという意味です。オプションが異なるために IP コアをアップデートする必要がある場合は、 eth_10g.xci を開き、オプションを変更し、ファイルを閉じて、新しいファイルを生成します。 IS MANAGED= false に設定されているため、トランシーバー側は上書きされません。図 20 に、 10G IP の 2 つの XCI ファイルを示します。の記号は、 IP コアが管理対象外であることを示します。

デザインが Vivado Design Suite の新しいバージョンに移植された場合でも、この動作は同じです。 IP コアのトランシーバー側は管理対象外であるため、 IP コアが自動的にアップデートされる際に IP コアの変更された部分が上書きされない可能性があります。

推奨: トランシーバーをアップデートする必要がある場合は、新しいトランシーバーを別個に生成し、デザイン内にインスタンシエートされたトランシーバーとの違いがないことを確認することを推奨します。違いがある場合は、アップデートされたトランシーバーファイルに変更点をコピーする必要があります。


図 20:管理対象外の IP コア

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ハードウェアテスト



このリファレンスデザインは、 KCU105 および ZCU102 評価ボードを使用してハードウェア内で検証されています。Vivado ロジック解析を使用してこのテストを実行できます。仮想入力/出力 (VIO) を定義して、いくつかの信号のステートを強制します。テストのために、トランシーバーはループバック PMA モードでセットアップされます。ケーブルや光モジュールは不要です。リファレンスデザインはボード上で利用可能なデフォルトのクロックを使用するため、オシレーターを再構成する必要はありません。トランシーバーの基準クロックは 156.25MHz です。

DRP インターフェイス、 DRP コントローラー、およびパケットジェネレーターに必要なフリーランニングクロックの周波数は 100MHz です。 KCU105 および ZCU102 は 300MHz のフリーランニング基準クロックしか提供できないため、MMCM ( ミックスドモードクロックマネージャー ) が top_test.v 内にインスタンシエートされ、 300MHz から 100MHz を生成します。 FPGA のコンフィギュレーションの完了後、 VIO ウィンドウの「+」ボタンをクリックして利用可能なすべての信号を追加します (図 21 参照)。


図 21: プローブの追加

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テストを実行するには、表 6 の VIO の設定を使用します。

図 22 および図 23 に、それぞれ 10G と 40G の VIO の設定を示します。

表 6: VIO の設定

VIO 10G 40G

出力

gt_10g40g_sel_vio 0 1

GT_LOOPBACK[2:0] 010 010

reset_vio 0 0

restart_tx_rx_vio 0 0

入力

mmcm_locked 1 1

rx_gt_locked_led_10g 1 0

rx_block_lock_led_10g 1 0

rx_gt_locked_led_40g 0 1

rx_block_lock_led_40g 0 1


図 22: 10G の VIO の設定

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図 24 の ILA (Integrated Logic Analyzer) は、 completion_status 信号を示しています。値が 1 の場合、選択したインターフェイスのテストは正常に完了しています。


図 23: 40G の VIO の設定

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図 24: ILA

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表 7 に、評価ボード上で利用可能な制御を示します。

図 25 および図 26 に、それぞれ KCU105 および ZCU102 評価ボードのボード制御を示します。

表 7:ボード上で利用可能な制御

番号制御機能注記

1 プッシュボタン SW18 restart_tx_rx

2 プッシュボタン SW16 マスターリセット

3 LED DS38 rx_gt_locked_led_10g

3 LED DS37 rx_block_lock_led_10G

3 LED DS39 rx_gt_locked_led_40G

3 LED DS40 rx_gt_locked_led_40G

3 LED DS41:DS44 completion_status DS44 が ON の場合にのみ、 status test = OK

4 DIP スイッチ 8 gt_10g40g_sel OFF = 10G、ON = 40GOFF の場合、ポートは VIO によって制御されます。


図 25: KCU105 ボードの制御

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まとめ


まとめ

このリファレンスデザインは次の機能を使用して開発されました。

• インターフェイス

° 1x 40GbE インターフェイス、 10.3125Gb/s の 4 レーン

° 1x 10GbE インターフェイス、 10.3125Gb/s の 1 レーン

• インターフェイスはリアルタイムで切り替え可能

° シングルビットファイル、シングルポート操作

° リファレンスデザインには両方のインターフェイスの MAC が含まれる

• ユーザーアプリケーションへのデータコネクティビティは AXI インターフェイスを介して確保される

• IEEE PTP 1588v2 2 ステップ

• 10G モードで動作時の、使用していないトランシーバーのパワーダウン


図 26: ZCU102 ボードの制御

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Xilinx Documentation Navigator およびデザインハブ


Xilinx Documentation Navigator およびデザインハブ

Xilinx Documentation Navigator (DocNav) を使用するとザイリンクスの資料、ビデオ、およびサポートリソースにアクセスして情報をフィルター、検索できます。 Xilinx Documentation Navigator を開くには、次のいずれかを実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられており、これらを参照することでキーコンセプトを学び、よくある質問を解決できます。デザインハブにアクセスするには、次のいずれかを実行します。

• Xilinx Documentation Navigator で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: Documentation Navigator の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。

注意: Xilinx Documentation Navigator からは、日本語版は参照できません。ウェブサイトのデザインハブページの一部は翻訳されており、日本語版が提供されている場合はそのリンクも追加されています。

参考資料

注記:日本語版のバージョンは、英語版より古い場合があります。

1. 『10G/25G 高速 Ethernet Subsystem 製品ガイド』 (PG210: 英語版、日本語版)

2. 『40G/50G 高速 Ethernet Subsystem 製品ガイド v2.1』 (PG211: 英語版)

3. 『ザイリンクスの高速シリアル IO ソリューションによる 1G と 10G Ethernet の動的切り替え』 (XAPP1243: 英語版、日本語版)

4. 『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576: 英語版、日本語版)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2018 年 2 月 2 日 1.0 初版


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=jesd204_phy;v=latest;d=pg210-25g-ethernet.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=jesd204_phy;v=latest;d=j_pg210-25g-ethernet.pdf

https://japan.xilinx.com/support/documentation/ip_documentation/l_ethernet/v2_1/pg211-50g-ethernet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1243-1g-10g-switching.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1243-1g-10g-switching.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1243-1g-10g-switching.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug576-ultrascale-gth-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug576-ultrascale-gth-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav


お読みください: 重要な法的通知


お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情

報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社

は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うことと

なるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、

または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような

重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。

https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

© Copyright 2018 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含まれるその他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。すべてのその他の商標は、それぞれの保有者に帰属

します。 AMBA、 AMBA Designer、 ARM、 ARM1176JZ-S、 CoreSight、 Cortex、 PrimeCell、 MPCore は EU およびその他各国の ARM 社の登録商標です。

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ザイリンクスの高速シリアル I/O ソリューションによる 10G …...RXP/N[3..0] 10G/40G Speed Select X20137-011518 ハードウェア アーキテクチャ XAPP1326

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